Всем привет! Так бывает, что используемые языки программирования накладывают ограничение на то, что мы хотим сделать, доставляя неудобство при разработке. Что с этим делают разработчики? Либо смиряются, либо как-то пытаются выйти из положения. Один из вариантов — использование автогенерации кода. В этой статье я расскажу:

* как можно обойти одно из ограничений языка Verilog, применяемого при разработке ASIC/FPGA, используя автогенерацию кода с помощью **Python** и библиотеки **Jinja**.
* как можно ускорить разработку IP-ядер, сгенерировав модуль контрольно-статусных регистров из их описания.

Если интересно, добро пожаловать под кат! [Читать дальше →][1]

[1]: http://habrahabr.ru/post/263005/#habracut